vhdl(2) 仿真显示U和红色的线

 时间:2024-10-19 02:10:24

1、modelsim仿真时出现U巳呀屋饔, 和红色的线. 这是由于没有对信号进行初始化.需要对其初始化.一开始,我是直接写clk <= not clk或者赋值之后直接写clk <= not clk, 中间没有加wait 语句也会出现U和红色的线; 想着复制粘贴省事, 原谅我没看到loop,这就导致了数据没有初始化, 而且我认为的在init: process 中应该初始化的好像也没有什么用.

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3、对于相近的变量建议尽量使用共同的前缀命名对于输出我都加上"po"为前缀,输入加上"pi"为前缀,这样在查看波形时他们就自然的排在一起了, 对于数据的检查和波形的查看都比较方便.

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